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授权级别：独家授权与委托
作品类别：国际论文网-计算机教育论文
会员：fanhoulai
阅读： 次
编辑评分： 3
投稿时间：2016/4/13 15:43:10
最新修改：2016/4/13 15:43:10
来源：中国国际剧本网www.juben108.com |
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| 论文名：《一种优化低电压ＳＲＡＭ 灵敏放大器时序的 ４Ｔ双复制位线延迟技巧》 |
| 【原创剧本网】作者:论文 |
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一种优化低电压ＳＲＡＭ 灵敏放大器时序的 ４Ｔ双复制位线延迟技巧
1引言
低电压SRAM 因为它超低功耗的优点被广泛应用于节能领域，例如移动设备、无线局域网以及便携式生物医学设备.在SRAM 读周期中，位线放电是最消耗时间的过程.通常，使用灵敏放大器(SA)放大位线对上微小的电压差以实现高速操作.如果灵敏放大器的使能信号(SAE)在位线电压差大于灵敏放大器的失调电压之前到达，灵敏放大器的输出端将会出现读失效;反之，它将会增加不必要的存取时间和功耗.因此，得到较优的SAE时序在高速低功耗SRAM 中是非常重要的.但是，SAE的时序变化在更低的电源电压下将会恶化.为了降低SAE的时序变化，有的学者提出复制位线(RBL)技术[1-2].复制单元与复制位线用于确定SAE时序，它的延迟追踪SRAM 阵列中的正常位线.然而，由于等比例缩放技术的发展，晶体管VTH的随机变化将会变得更加严重.VTH变化并不能被RBL技术追踪，它将会使SRAM 的存取时间恶化，尤其是在低电源电压下工作.为了在低电源电压下降低SAE的时序变化，本文提出一种4T双复制位线延迟技术.该设计在传统复制位线技术的基础上，增加另外一根复制位线并提出一种新的4T复制单元，不仅降低SAE的时序变化，也减小面积开销.
2传统复制位线设计与现有技术
如图1所示，传统复制位线设计的复制单元使用额外的一列产生SAE信号.在读操作开始时，复制位线和读位线预充电到电源电压.首先，读控制信号和读字线信号分别同时激活复制单元和存储单元.然后，复制位线和正常位线的电压被图中复制单元和存储单元的电流拉低.当复制位线电压降低到反相器逻辑输入VTH以下时，SAE电压将会升高并开始有效.同时，如果正常位线电压差比灵敏放大器的失调电压大，输出是正确的;否则，读操作失效.可配置复制位线技术通过使用变化小的复制单元驱动复制位线以减小复制位线的延迟变化.该技术可以有效降低SAE的时序变化，但是它需要给每个SRAM 做额外的流片测试.
q由于该设计的测试成本太高，这使得该技术很难在实际设计中应用.在多级复制位线技术中，复制位线被分为多级，而且在前级与后级之间插入反相器.该设计的缺点是当复制单元一定时，复制位线与正常位线之间的延迟差将会变大，这是因为在低电压操作时插入了反相器的门延迟.除此之外，为了降低较大的随机VTH变化，该技术的级数也会变得非常大.图1传统复制位线技术控制时序数字复制位线技用于减小SAE的时序变化.该设计的缺点是当复制单元数增加时，时序乘法器电路(TMC)的量化噪声将会变大.最后，由于该设计的复制单元数有一个最优值，它限制了时序变化的进一步减小.多级并行复制位线延迟累加技术可以有效降低SAE的时序变化.该设计每一级带有足够多的复制单元，多级复制位线并行使用，然后每级的复制位线延迟被量化并在时序累加电路(TAC)中进行相加操作.该设计的缺点是随着复制单元数的增加，其量化噪声会变大.除此之外，时序累加电路在很大程度上增大了面积开销.
3提出的4T双复制位线延迟技术本文提出一种4T双复制位线延迟技术，图2所示为本文提出的设计与传统设计的延迟分布.在传统设计中，只有一个复制位线产生SAE的延迟时序信号.复制位线延迟由整体负载电容Cbitline和复制单元放电电流nIcell共同决定.在本文提出设计中，每个冗余单元和复制单元有两条位线入口以连接两条复制位线.其中，这两条复制位线是并行连接的.因此，与传统设计相比，提出设计的位线电容负载和复制单元的放电电流分别是2Cbitline和2nIcell，但是SAE时序延迟的平均值并没有变化.然而，由于增加了放电路径，提出设计中SAE时序的标准偏差σ降低为传统设计的1/槡2.图2传统设计与图3所示为传统复制单元与提出4T复制单元的原理图.在传统设计中，使用6个 MOS晶体管实现复制单元.N3的栅输入与电源电压连接.晶体管N3和 N4构成了放电路径并与复制位线连接在一起.在 本 文 提 出 设 计 中，复 制 单 元 仅 需 要 4 个NMOS晶体管，但是有两个放电路径(N1-N4 实现).N2和 N3的栅输入均与电源相接.两个放电路径大大降低SAE的时序变化.4仿真结果图4所示为传统设计与本文提出设计的蒙特卡罗仿真结果.仿真条件是：0.6V 电源电压、tt工艺角、27℃以及64行存储单元.
传统设计与提出设计的复制单元数均是2.从图4可以看出，提出设计的SAE时序变化的标准偏差是2.16ns，与传统复制位线设计相比降低30.8%.表1所示为传统复制位线设计与本文提出设计在不同电源电压下SAE时序变化标准偏差的比较.从表1可以看出，与传统复制位线设计相比，本文提出的设计在不同电源电压下均降低了SAE时序变化的标准偏差.由于等比例缩放技术的进一步深入，工艺随机变化将会更大，使用该设计将在很大程度上改善存取时间，尤其是在低电源电压下工作.在没有时序裕度的情况下，理想周期时间一般是SAE时序延迟的两倍.对于SAE的时序裕度，传统设计周期时间与提出设计周期时间均有3倍的标准偏差.在0.6V电源电压下，传统复制位线设计的时序裕度是18.72ns，与传统复制位线设计相比，提出设计的时序裕度降低5.76ns，它的周期时间降低12.3%.提出设计中新增加的复制位线会带来额外的功耗，然而这种功耗代价是可以接受的，这是权衡SAE时序变化的显著降低以及复制单元面积的减小的情况.由于SRAM 的功耗与电源电压是成正比的，更高的电源电压会导致更高的功耗，本文设计在更低的电源电压下具有较大的优势.
5结束语
本文提出一种优化低电压SRAM 灵敏放大器时序的4T双复制位线延迟技术.与之前的工作不同，该设计不仅降低了SAE的时序变化，而且在一定程度上减小了面积开销.仿真使用 TSMC65nm工艺技术，与传统复制位线设计相比，在0.6V电源电压以及不同复制单元情况下，SAE时序变化降低26.6%到32.3%，其读周期减少12.3%
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